AMD перейдет к межсоединениям D2D в процессорах Zen 6, что обеспечит рост энергоэффективности и уменьшение задержек
Открытие сделал пользователь на канале High Yield, который в недавнем видео рассказал об архитектурных различиях между APU AMD Strix Point и процессорами Zen 2, 3, 4 и 5. Вот что было обнаружено. В настоящее время AMD использует так называемые «физические уровни SERDES» на краях ПЗС (Core Complex Die) — части процессора, содержащей ядра. По краям этих ПЗС расположены высокоскоростные последовательные линии, которые используются для передачи данных через подложку, или материал, находящийся под кристаллами.
SERDES PHYs — это сериализатор/десериализатор, и AMD использует эту технологию для связи между чипами со времён Zen 2. Однако, похоже, вскоре она будет изменена. Но сначала рассмотрим вкратце, как работает SERDES PHY. Данные с ядер процессора сериализуются в высокоскоростные битовые потоки, передаются через подложку, а затем снова десериализуются на другой стороне. Хотя эта технология хорошо зарекомендовала себя со времён Zen 2, у неё есть два серьёзных недостатка: повышенное энергопотребление из-за необходимости аппаратного кодирования/декодирования, восстановления тактовой частоты и задержка, возникающая при конвертации данных туда и обратно.
Можно было бы придерживаться этой архитектуры, если она так хорошо заработает. AMD планирует добавить новые компоненты в свои чиплеты, такие как графические процессоры и специализированные нейронные процессоры (NPU), а это означает, что узким местом для производительности станет взаимодействие между этими чипами. Именно здесь и проявляется скачок производительности. High Yield отмечает, что AMD уже продемонстрировала свою архитектуру чипов следующего поколения в своих гибридных процессорах Strix Halo, поскольку они используют слои упаковки и перераспределения (RDL) InFO-oS от TSMC.
