Архитектура AMD Zen 5 представит улучшенный 512-битный модуль с плавающей запятой

playground.ru:

Будущая архитектураAMD Zen 5 призвана обеспечить значительный прирост производительности для определенных типов вычислительных задач, особенно тех, которые используют инструкции AVX-512, при этом некоторые тесты показывают улучшение до 40% по сравнению с более ранней архитектурой Zen 4. Этот скачок в производительности в основном связан с введением в Zen 5 настоящего 512-битного модуля с плавающей запятой (FPU). Это большой шаг вперед по сравнению с Zen 4, который фактически удвоил 256-битный FPU для работы с задачами AVX-512.

Переход на 512-битный FPU означает, что процессору необходимы более совершенные системы поддержки для эффективной обработки данных и инструкций. Для достижения этой цели AMD сделала несколько ключевых обновлений. Они увеличили буфер преобразования данных L1 (DTLB) и увеличили емкость очередей загрузки и хранения, которые имеют решающее значение для управления данными при их входе и выходе из ЦП. Они также удвоили пропускную способность кэша данных L1 и увеличили его размер на 50% до 48 КБ по сравнению с 32 КБ в Zen 4. Кроме того, им удалось уменьшить задержку (или задержку) для некоторых операций FPU на один цикл. Но улучшения не ограничиваются FPU.

AMD также увеличила количество конвейеров выполнения целых чисел с 8 до 10, сохранив при этом кэш L2, выделенный для каждого ядра, на уровне 1 МБ. Эти изменения призваны значительно улучшить способность ЦП выполнять задачи, основанные на 512-битных инструкциях AVX или векторных инструкциях нейронной сети (VNNI), которые часто используются в приложениях искусственного интеллекта и машинного обучения.

Проще говоря, процессоры AMD Zen 5 оснащены более мощными и эффективными компонентами для более быстрой обработки сложных вычислений, особенно для задач,